Объект: OR

Библиотека: StateGraph

Имя на уровне решателя: OR

Аннотация: Логический объект ИЛИ

Обозначение:

Порты (степени свободы) компонента:

№	Обозначение порта	Тип	Наименование порта
1	Port1	ISIGNAL	Сигнальный входной порт
2	Port2	ISIGNAL	Сигнальный входной порт
3	Port3	OSIGNAL	Сигнальный выходной порт

Расчетные и измеряемые величины:

№	Параметр	Описание	Единица
1	V_port1	Значение сигнала на порте (V)
2	X_port1	Значение интегральной функции от сигнала на порте (X)
3	A_port1	Значение производной функции от сигнала на порте (A)
4	V_port2	Значение сигнала на порте (V)
5	X_port2	Значение интегральной функции от сигнала на порте (X)
6	A_port2	Значение производной функции от сигнала на порте (A)
7	V_port3	Значение сигнала на порте (V)
8	X_port3	Значение интегральной функции от сигнала на порте (X)
9	A_port3	Значение производной функции от сигнала на порте (A)

Пример использования компонента

Модель логической операции «ИЛИ» (OR)

Выходной сигнал принимает значение 1, если хотя бы один из входных сигналов равен 1, и 0 только тогда, когда оба входа одновременно равны 0. Компонент используется в системах автоматического управления, дискретной логики, StateGraph и других приложениях, где требуется моделирование логических связей.

Проверка работы логической операции «ИЛИ» (OR) для двух кусочно-линейных сигналов.

Начальные данные:

Параметры первого источника сигнала (кусочно-линейная функция)

Сигнал V1: изменяется 0 (0–1 с) – 1 (1–2 с) – 0 (2–3 с) – 1 (3–5 с)

Параметры второго источника сигнала (кусочно-линейная функция)

Сигнал V2: изменяется 0 (0–1 с) – 1 (1–5 с)

end = 5 с — Время интегрирования

Схема тестирования:

Два источника кусочно-линейных сигналов подают напряжения на входы логического элемента OR. Первый источник формирует сигнал V1, который изменяется по заданному закону, второй — по своему. Выходной сигнал элемента OR подключён к осциллографам Check1, RUN и DISP2 и регистрируется как OR.V3. Результаты выводятся на графики RUN, Check1 и DISP2.

Результат:

На графике RUN показаны входные сигналы OR.V1 и OR.V2, а также выходной сигнал OR.V3. Выходной сигнал принимает значение 1 в те моменты времени, когда хотя бы один из входов равен 1 (интервал от 1 до 5 с). В интервале от 0 до 1 с оба входа равны 0, и выход также равен 0. На графике Check1 показаны входные сигналы, а на DISP2 — только выходной сигнал. Система работает корректно, без ложных срабатываний, что подтверждает правильную реализацию логической модели.

Формула логической операции:

\[V_3 = V_1 \lor V_2\]

где: \(V_1, V_2\) — входные сигналы, \(V_3\) — выходной сигнал.

\(V_3 = 1\), если \(V_1 = 1\) или \(V_2 = 1\); иначе \(V_3 = 0\).

Схема теста

Рисунок 1 - Схема теста

Графики результатов теста

Рисунок 2 - OR.RUN (входные сигналы V1, V2 и выходной V3)

Рисунок 3 - OR.Check1 (входные сигналы V1 и V2)

Рисунок 4 - OR.DISP2 (выходной сигнал V3)